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  • Les électrons semblent plus lourds dans du silicium extrêmement fin

    Depuis des années maintenant, les transistors sont de plus en plus petits. Recherche menée par Jan-Laurens van der Steen du MESA+ Institute for Nanotechnology à l'Université de Twente, Les Pays-Bas, a montré que les électrons du silicium de moins de dix nanomètres d'épaisseur prennent des caractéristiques inhabituelles.

    Pour mieux comprendre ces caractéristiques à l'échelle nanométrique, il a travaillé sur un modèle précis qui jouera un rôle très important dans l'industrie de la micro-électronique. Il soutiendra sa thèse le 1er avril 2011 à la Faculté de Génie Electrique, Mathématiques et informatique.

    La loi de Moore stipule que le nombre de transistors à l'intérieur d'une puce doublera tous les dix-huit mois. Pour que cela se produise, les transistors doivent devenir de plus en plus petits. Les recherches de Jan-Laurens van der Steen à l'Université de Twente se sont penchées sur ce qui se passe lorsque des cristaux de silicium de moins de dix nanomètres sont fabriqués, une échelle que l'industrie atteindra bientôt.

    Les recherches de Van der Steen ont révélé que les caractéristiques du matériau commencent à changer radicalement, un phénomène que l'on rencontre souvent en nanotechnologie. Dans le silicium de cette épaisseur, il s'avère plus difficile de déplacer les électrons libres. Il semble que les électrons deviennent plus lourds par rapport aux échantillons de silicium épais. La recherche a également montré que le libre parcours moyen des électrons - la distance qu'ils peuvent parcourir avant de heurter quelque chose - se raccourcit dans les films minces de silicium.

    Afin d'exploiter ces caractéristiques, il est important de pouvoir prédire comment les transistors nanométriques conduiront l'électricité. Van der Steen a donc développé un modèle qui peut expliquer ces propriétés à la fois sur des structures à grande et à petite échelle. Le modèle est connu sous le nom de modèle de diffusion unique et est important pour le développement de la génération CMOS de 11 nanomètres et des générations encore plus petites à venir.


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